Name: CXL 4.0 仕様 発表 ウェビナー (Introducing the CXL 4.0 Specification Webinar)
Uploaded: 2026-03-08T00:09:17.000Z
Duration: 58 min 35 s
Description: VoiceTubeの動画で発音を聞きながら英語表現を覚えよう！学べる英語：

おはようございます。こんにちは。

Thank you for attending the CXL Consortium CXL 4.0 Specification Webinar.

CXLコンソーシアム CXL 4.0 仕様のウェビナーにご参加いただきありがとうございます。

基礎受動態

Today's webinar is presented by Dabendra Da Sharma and Mahesh Natu.

本日のウェビナーは、Dabendra Da Sharma と Mahesh Natu がお送りします。

I will hand it off to Dabendra to begin the webinar.

それでは、Dabendra さんにウェビナーを開始していただきます。

ありがとうございます、Elza さん。

It's an honor to present this webinar with Mahesh Natu on behalf of CXL Consortium Compute Express Link or CXL for short.

Mahesh Natu さんと共に、CXLコンソーシアムのCompute Express Link、略してCXLについて、このウェビナーを発表できることを光栄に思います。

これはオープン業界標準です。

The consortium has 280plus members worldwide.

コンソーシアムには世界中で280以上の会員がいます。

The current set of board members are listed here.

現在の理事メンバーはこちらに記載されています。

次のスライドをお願いします。

So this is a timeline of the CXL specification.

こちらはCXL仕様のタイムラインです。

But basically since over the last six plus years we have been through multiple revisions of the specification, in each, each revision of the specification we have added new features, new usage models or we have increased the frequency in order to get more bandwidth and all of these evolutions and we'll talk more about that in the upcoming slides.

基本的には、過去6年以上にわたり仕様の複数の改訂版を経てきましたが、仕様の各改訂版で新しい機能、新しい使用モデルを追加したり、帯域幅を増やすために頻度を上げたりしてきました。これらの進化について、次のスライドで詳しく説明します。

But in throughout all of these, the key thing to remember is even as we keep adding things, we have evolved the specification in a fully backwards compatible manner.

しかし、これらのすべてを通して覚えておくべき重要なことは、機能を追加し続ける一方で、仕様を完全に後方互換性のある方法で進化させてきたということです。

In other words, if you take a design that was done for done to CXL 3.0, it will still interoperate with a design that was done to CXL 1.1.

つまり、CXL 3.0向けに行われた設計は、CXL 1.1向けに行われた設計とも相互運用できるということです。

And that's the promise of backwards compatibility.

これが後方互換性の約束です。

こちらが本日のアジェンダです。

We'll talk about the industry landscape and how CXL fits in there.

業界の状況と、CXLがどのように適合するかについてお話しします。

Then we are going to talk about the past three generations of CXL in the context of the different computing challenges that it addressed.

次に、CXLがどのように対処してきたかという、さまざまなコンピューティングの課題という文脈で、CXLの過去3世代についてお話しします。

Then we will do the deep dive to CXL 4.0 and finally conclude.

次に、CXL 4.0について詳しく掘り下げ、最後にまとめます。

When we look at the industry landscape today, we see some clear megatrends emerge.

今日、業界の状況を見ると、いくつかの明確なメガトレンドが現れています。

クラウドコンピューティングはユビキタスになりました。

Networking and edge computing is increasingly using the cloud infrastructure.

ネットワーキングとエッジコンピューティングは、クラウドインフラストラクチャをますます利用しています。

もちろん、AIはあらゆる場所にあります。

There is basically an insatiable demand for compute memory and I o heterogeneous processing is mainstream and we are deploying different types of compute to solve different types of problems.

基本的に、コンピューティング、メモリ、I/Oに対する飽くなき需要があり、ヘテロジニアス処理が主流となり、さまざまな種類の問題を解決するためにさまざまな種類のコンピューティングを展開しています。

So general purpose CPUs, GPGPUs, custom ASICs, FPGAs.

したがって、汎用CPU、GPGPU、カスタムASIC、FPGAです。

Each of them has a place in the in this compute continuum and they are used to solve specific class of problems.

それぞれがこのコンピューティングコンティニュアムの中に場所を持ち、特定のクラスの問題を解決するために使用されています。

Now in addition to that demand for this heterogeneous computing, what we see is the need for increased memory capacity and memory bandwidth in platforms.

さらに、このヘテロジニアスコンピューティングの需要に加えて、プラットフォームにおけるメモリ容量とメモリ帯域幅の増加が必要とされています。

For quite a while now we have been bottlenecked on the memory side in Order to deliver the power efficient performance.

しばらくの間、電力効率の良いパフォーマンスを提供するために、メモリ側がボトルネックとなっていました。

Now let's talk about the computing challenges with cxl.

それでは、CXLにおけるコンピューティングの課題についてお話ししましょう。

So CXL is built on PCI Express infrastructure, PCI Express, it works really well for a large class of IO needs.

CXLはPCI Expressインフラストラクチャ上に構築されており、PCI Expressは大規模なIOニーズに非常によく機能します。

But there are some emerging applications that require additional protocol semantics for for delivering this power efficient performance that we need.

しかし、私たちが求める電力効率の良いパフォーマンスを提供するために、追加のプロトコルセマンティクスを必要とする新しいアプリケーションが登場しています。

PCI Express is fundamentally a non coherent interface.

PCI Expressは基本的に非コヒーレントなインターフェースです。

So new usage models like I talked about, those that need heterogeneous computing with finer grained data sharing, things like AI use cases, machine learning use cases, some of the smart NICs that people are deploying, they need more than the non coherency semantics.

そのため、私が話したような新しい使用モデル、つまり、AIのユースケース、機械学習のユースケース、展開されているスマートNICのような、より細かいデータ共有を伴うヘテロジニアスコンピューティングを必要とするものは、非コヒーレンシセマンティクス以上のものを必要としています。

They need basically the coherency and memory semantics.

それらは基本的にコヒーレンシとメモリセマンティクスを必要とします。

So let me try to explain that with the diagram here.

それでは、この図で説明してみましょう。

Now the picture on the left represents the world with PCI Express.

では、左側の図はPCI Expressの世界を表しています。

And then the 1:1 on the right would be with CXL where we include the coherency and memory semantics.

そして右側の1対1はCXLで、コヒーレンシとメモリセマンティクスを含みます。

On the left side, system memory, which is basically DDR today, that's cachable memory, but

左側では、システムメモリ、つまり基本的に今日のDDRですが、これはキャッシュ可能なメモリですが、

only within the context of the CPU hierarchy.

CPU階層のコンテキスト内でのみです。

So any access from the PCI Express devices, whether it is your GPUs or FPGA, or any other purpose built AI accelerator to that system memory, it happens through memory read and writes, those are non coherent on PCI Express.

そのため、PCI Expressデバイス、GPUやFPGA、あるいはその他の目的専用AIアクセラレータがそのシステムメモリにアクセスする場合、メモリの読み書きを通じて行われますが、PCI Expressでは非コヒーレントです。

So a PCI Express device, it cannot cache a memory address to exploit either a temporal locality or a special locality, or even share data coherently, seamlessly back and forth with other entities.

つまり、PCI Expressデバイスは、時間的局所性や空間的局所性を活用するためにメモリのアドレスをキャッシュしたり、他のエンティティとコヒーレントに、シームレスにデータをやり取りしたりすることができません。

So fundamentally what happens is that the root complex inside the cpu, it enforces the PCI expresses producer, consumer ordering model.

そのため、根本的なこととして、CPU内のルートコンプレックスがPCI Expressのプロデューサー・コンシューマー順序モデルを強制します。

And what that translates to is things like PCI writes or atomic operations, they go through a write cache in the root complex inside the CPU and the reads are delta as coherent snapshots.

そしてそれは、PCI書き込みやアトミック操作のようなもので、CPU内のルートコンプレックスにある書き込みキャッシュを通過し、読み込みはデルタとしてコヒーレントなスナップショットになります。

And by the same token, if you have memory that is attached to a PCI Express device, let's say you know, your HBM inside the GPU that cannot be accessed coherently by other entities, they're only accessed non coherently using PCI Express.

そして同様に、PCI Expressデバイスに接続されたメモリがある場合、例えばGPU内のHBMなどは、他のエンティティがコヒーレントにアクセスすることはできず、PCI Expressを使用して非コヒーレントにのみアクセスされます。

And again, this non coherent access on the PCI Express model, it works really well for a large class of streaming IO operations.

そして再び、PCI Expressモデルにおけるこの非コヒーレントアクセスは、多くのストリーミングIO操作に非常にうまく機能します。

You know, whether it is networking, traditional networking, storage, even coarse grained offload accelerators, where you move your entire data structure back and forth between system memory to the accelerator for specific functions.

ネットワーク、従来のネットワーク、ストレージ、さらには特定の機能のためにシステムメモリとアクセラレータ間でデータ構造全体をやり取りするような、粗粒度のオフロードアクセラレータであっても、です。

それは現在うまくいっています。

But for this emerging classes of applications that are being deployed for doing AI and ML or Even for the SmartNet kind of usages, we need finer grained heterogeneous processing where your CPUs, GPUs, FPGAs, purpose built accelerators, even near memory processing entities, they want to access parts of the data structure and they want to do that very collaboratively and simultaneously with each other.

しかし、AIやML、あるいはSmartNetのような用途のために展開されている、こうした新しいクラスのアプリケーションでは、CPU、GPU、FPGA、専用アクセラレータ、さらにはニアメモリ処理エンティティが、データ構造の一部にアクセスし、互いに非常に協調的かつ同時にアクセスしたい、より細かい粒度のヘテロジニアス処理が必要です。

So that's where moving your entire data structure back and forth suffers the latency as well as bandwidth overhead.

そのため、データ構造全体をやり取りすることは、レイテンシと帯域幅のオーバーヘッドの両方を招きます。

So that's basically what CXL did in order to solve the first challenge, which is around this heterogeneous compute by introducing coherency and memory semantics on top of PCI Express in order to, in order to perform heterogeneous processing efficiently.

これが、CXLがPCI Express上にコヒーレンシとメモリセマンティクスを導入することで、ヘテロジニアス処理を効率的に実行できるようにし、このヘテロジニアスコンピューティングに関する最初の課題を解決するために行ったことです。

So this enables the devices to cache the system memory as well as to cache the memory of other devices in a seamless manner.

これにより、デバイスはシステムメモリだけでなく、他のデバイスのメモリもシームレスにキャッシュできるようになります。

Now let's talk about the challenge number two.

さて、課題2についてお話ししましょう。

As I said before, memory has been, you know, a scalability concern for quite a while.

前述の通り、メモリはかなりの間、スケーラビリティの懸念事項となっていました。

So if you look at the picture on the left, the memory bandwidth per CPU core is going down and you can, you know, you can extend the same picture for other type of computing entities.

左側の図を見ると、CPUコアあたりのメモリ帯域幅は低下しており、他の種類のコンピューティングエンティティについても同様の図を拡張できます。

Also, as shown in the middle figure, the cost of the memory for every bit is kind of flattening out.

また、真ん中の図に示すように、ビットあたりのメモリコストは横ばいになっています。

So as we are adding more and more memory into the platform, we are basically increasing the cost of the memory as a total fraction of the system cost.

そのため、プラットフォームにメモリをどんどん追加していくと、システムコスト全体に占めるメモリの割合が増加していくことになります。

So costs are increasing, bandwidth is not keeping up.

つまり、コストは増加しているのに、帯域幅は追いついていないのです。

これが、先ほどの2つの図です。

では、需要はどうなっているのでしょうか？

The demand is exploding, as you can see on the picture on the right hand side, which is what you expect to see in this AI ML era.

右側の図に見られるように、AI/ML時代に予想されるように、需要は爆発的に増加しています。

So basically we have a memory wall here, right?

つまり、ここにメモリの壁があるわけですね。

So we can of course keep on adding more DDR channels, more memory channels, as we have been doing.

もちろん、これまで行ってきたように、DDRチャネルやメモリチャネルをさらに追加し続けることは可能です。

But even with that we are not keeping up, as you can see.

しかし、それでも追いついていないのが現状です。

And fundamentally the key reason for this mismatch is the scaling inefficiency that you have inherent with a parallel DDR interface.

そして根本的に、このミスマッチの主な理由は、パラレルDDRインターフェースに固有の、スケーリングの非効率性なのです。

So even adding more and more DDR channel, it significantly adds to the platform costs and also introduces signal integrity challenges when you are having that many wires that are running around in your, in your board.

そのため、DDRチャネルをさらに追加しても、プラットフォームのコストが大幅に増加し、基板上で多くの配線が走ることによる信号品質の問題も発生します。

So in principle PCI Express pins are a great alternative and that's what we will show that how we turn that principle to reality due to their because of the superior bandwidth on a per pin basis.

そのため、原理的にはPCI Expressのピンは優れた代替手段であり、ピンあたりの優れた帯域幅により、その原理を現実に変える方法をこれからご紹介します。

では、例を挙げさせてください。

If you have a X16 PCI Express 7.0, which basically runs at 128 giga transfers per second, you need 64 signal pins, the raw bandwidth 512 gigabytes per second.

X16 PCI Express 7.0をお持ちの場合、これは基本的に毎秒128ギガトランスファーで実行され、64本の信号ピン、生の帯域幅は毎秒512ギガバイトが必要です。

Now if you take a DDR5, 8000 mega transfers per second, that's about 200 signal pins and you get 64 gigabytes per second.

次にDDR5、毎秒8000メガトランスファーを取ると、これは約200本の信号ピンで、毎秒64ギガバイトが得られます。

So you can see 64 signal pins for 512 gigabytes per second versus 200 signal pins delivering 64 gigabytes per second.

つまり、毎秒512ギガバイトに対して64本の信号ピン、または毎秒64ギガバイトを提供する200本の信号ピンが見て取れます。

It's about a 225 X per pin band difference in bandwidth.

これは、ピンあたりの帯域幅の差が約225倍ということです。

And that difference is keep is going to keep on increasing as PCI Express keeps doubling its data rate, right every two to three years.

そして、PCI Expressが2〜3年ごとにデータレートを倍増し続けるにつれて、その差は増え続けるでしょう。

Now additionally, with the PCI Express kind of a form factor, the device is not constrained to be placed next to the CPU.

さらに、PCI Expressのフォームファクターにより、デバイスはCPUの隣に配置される必要はありません。

So thermal challenges like hey, you must be within 15 watts, those restrictions don't exist or you can relax those restrictions and you can deliver even better memory performance.

そのため、15ワット以内である必要があるといった熱の問題、それらの制限は存在しないか、またはそれらの制限を緩和して、さらに優れたメモリパフォーマンスを提供できます。

And CXL solves this problem, this challenge, by offering memory semantics.

そしてCXLは、メモリセマンティクスを提供することで、この問題、この課題を解決します。

Most importantly, it is agnostic to the type of the memory technology that is deployed.

最も重要なのは、展開されるメモリテクノロジーの種類に依存しないことです。

So you can even deploy cheaper memory there to keep your costs under control.

そのため、コストを管理するために、より安価なメモリを展開することもできます。

You don't need to have the most expensive type of memory.

最も高価な種類のメモリを持つ必要はありません。

So this is where our memory semantics helps with addressing the capacity challenges, the cost challenges, the bandwidth challenges, and

ですから、ここにメモリセマンティクスがあり、容量の課題、コストの課題、帯域幅の課題、そして

そしてスケーラビリティの課題に対処するのに役立ちます。

It also provides a pathway for enabling new type of memory technologies like persistent memory along with the traditional DDR.

また、従来のDDRとともに、永続メモリのような新しい種類のメモリテクノロジーを可能にするパスも提供します。

So the first two challenges were solved with or addressed with CXL 1.0.

最初の2つの課題は、CXL 1.0で解決または対処されました。

So let's talk a little bit about the approach that CXL took.

では、CXLが採用したアプローチについて少しお話ししましょう。

Basically we have a three pronged approach and it's done to ensure the ease of ecosystem adoption along with while delivering the power efficient performance that we need.

基本的には3つのアプローチを採用しており、効率的なパフォーマンスを提供しながら、エコシステムの導入を容易にすることを目指しています。

First, CXL is built on top of PCI Express infrastructure with totally leverage PCI Express.

まず、CXLはPCI Expressインフラストラクチャの上に構築されており、PCI Expressを最大限に活用します。

こちらのお写真でご覧いただけるように。

Basically there are three protocols that run on top of PCI Express.

基本的には、PCI Express上で動作する3つのプロトコルがあります。

Five CXL IO, which is fundamentally PCI Express.

CXL IOは、基本的にPCI Expressそのものです。

It's done for all the IO traditional IO type of things.

これは、従来のIOなど、あらゆるIO用途に使われます。

CXL CAS is for caching semantics and CXL MEM for memory semantics.

CXL CASはキャッシュセマンティクス用、CXL MEMはメモリセマンティクス用です。

And they get multiplexed and sent out on the PCI Express file.

そして、それらは多重化され、PCI Expressレーンで送信されます。

CXL IO is basically identical to PCI Express is used for things like device discovery, event reporting errors, those kind of things.

CXL IOは基本的にPCI Expressと同一で、デバイス検出、イベント報告エラーなどの用途に使用されます。

I O virtualization services, direct memory access.

IO仮想化サービス、ダイレクトメモリアクセス。

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CXL 4.0 仕様発表ウェビナー (Introducing the CXL 4.0 Specification Webinar)

CXL 4.0 仕様 発表 ウェビナー (Introducing the CXL 4.0 Specification Webinar)

CXL 4.0 仕様発表ウェビナー (Introducing the CXL 4.0 Specification Webinar)